VHDL Testbenk - Revision history

Nfyku: /* Do-file og testbenk */

2021-02-04T21:09:23Z

Do-file og testbenk

← Older revision		Revision as of 21:09, 4 February 2021
Line 12:		Line 12:

	ssh -X mikroserver4		ssh -X mikroserver4
	source /eda/mentor/2019-20/scripts/QUESTA-CORE-PRIME_2019.4_RHELx86.~~shvsim~~		source /eda/mentor/2019-20/scripts/QUESTA-CORE-PRIME_2019.4_RHELx86.sh
			vsim

	==Lage prosjekt i modelsim==		==Lage prosjekt i modelsim==

2021-02-04T21:08:46Z

← Older revision		Revision as of 21:08, 4 February 2021
Line 11:		Line 11:
	Opne eit terminalvindu, og skriv :		Opne eit terminalvindu, og skriv :

	~~<pre>~~		ssh -X mikroserver4
	ssh -X ~~mikroserver3~~		source /eda/mentor/2019-20/scripts/QUESTA-CORE-PRIME_2019.4_RHELx86.shvsim
	source /eda/mentor/~~2018~~-19/scripts/QUESTA-CORE-~~PRIME_10~~.~~7c_RHELx86_64~~.sh
	~~vsim~~
	~~</pre>~~

	==Lage prosjekt i modelsim==		==Lage prosjekt i modelsim==

2020-01-31T12:54:01Z

Do-file og testbenk

← Older revision		Revision as of 12:54, 31 January 2020
Line 14:		Line 14:
	ssh -X mikroserver3		ssh -X mikroserver3
	source /eda/mentor/2018-19/scripts/QUESTA-CORE-PRIME_10.7c_RHELx86_64.sh		source /eda/mentor/2018-19/scripts/QUESTA-CORE-PRIME_10.7c_RHELx86_64.sh
			vsim
	</pre>		</pre>

2020-01-31T12:53:24Z

Do-file og testbenk

← Older revision		Revision as of 12:53, 31 January 2020
Line 13:		Line 13:
	<pre>		<pre>
	ssh -X mikroserver3		ssh -X mikroserver3
	mentor		source /eda/mentor/2018-19/scripts/QUESTA-CORE-PRIME_10.7c_RHELx86_64.sh
	~~vsim &~~
	</pre>		</pre>

2017-09-15T13:20:17Z

← Older revision		Revision as of 13:20, 15 September 2017
Line 238:		Line 238:

	Vi kan lage ein do-file som styrer stimuli under simulering, slik at vi slepp å skrive kommandoer kvar gang vi simulerer. Vi kan lage ein testbench for å simuler og kontrollere svaret mot forventa resultat. Med assert kan vi skrive ut feilmeldinger av ulike typer når det oppstår feil.		Vi kan lage ein do-file som styrer stimuli under simulering, slik at vi slepp å skrive kommandoer kvar gang vi simulerer. Vi kan lage ein testbench for å simuler og kontrollere svaret mot forventa resultat. Med assert kan vi skrive ut feilmeldinger av ulike typer når det oppstår feil.

			[[Category:VHDL]] [[Category:Mikroelektronikk]]

2015-03-09T13:21:35Z

← Older revision		Revision as of 13:21, 9 March 2015
Line 12:		Line 12:

	<pre>		<pre>
			ssh -X mikroserver3
	mentor		mentor
	vsim &		vsim &
Line 62:		Line 63:

	<pre>		<pre>
	vsim SR_latch		vsim -voptargs=+acc SR_latch
	add wave *		add wave *
	do f.do		do f.do
Line 70:		Line 71:

	# ** Error: (vsim-3601) Iteration limit reached at time 500 ns.		# ** Error: (vsim-3601) Iteration limit reached at time 500 ns.
	Som viser at vi får ~~oscilliasjon~~ etter 500ns.		Som viser at vi får oscillasjon etter 500ns.

	Vi får også opp eit wave-vindu med alle signal som er beskrive i entity.		Vi får også opp eit wave-vindu med alle signal som er beskrive i entity.

2010-02-10T12:05:03Z

← Older revision		Revision as of 12:05, 10 February 2010
Line 231:		Line 231:
	# ** Error: (vsim-3601) Iteration limit reached at time 600 ns.		# ** Error: (vsim-3601) Iteration limit reached at time 600 ns.
	</pre>		</pre>

			Om en legger til testbenk signalene i wave vinduet så får en opp markeringer der hvor det har oppstått feil, rød for error og gul for warning. En kan så trykke på markeringene og få opp feilmeldingen.

	==Konklusjon==		==Konklusjon==

	Vi kan lage ein do-file som styrer stimuli under simulering, slik at vi slepp å skrive kommandoer kvar gang vi simulerer. Vi kan lage ein testbench for å simuler og kontrollere svaret mot forventa resultat. Med assert kan vi skrive ut feilmeldinger av ulike typer når det oppstår feil.		Vi kan lage ein do-file som styrer stimuli under simulering, slik at vi slepp å skrive kommandoer kvar gang vi simulerer. Vi kan lage ein testbench for å simuler og kontrollere svaret mot forventa resultat. Med assert kan vi skrive ut feilmeldinger av ulike typer når det oppstår feil.

2010-02-10T11:55:41Z

← Older revision		Revision as of 11:55, 10 February 2010
Line 213:		Line 213:
	end;		end;
	</pre>		</pre>

			For å kjøre igjennom hele filen bruker en
			run -all

	==Resultat==		==Resultat==

2010-02-10T11:16:49Z

← Older revision		Revision as of 11:16, 10 February 2010
Line 45:		Line 45:
	==Bruk av "Do-file"==		==Bruk av "Do-file"==

	Første del av oppgåva er å konstruere ei såkalt do-file som beskriv stimuli til sr_latch. Dette er ganske enkelt ei textfil som kan sjå slik ut:		Første del av oppgåva er å konstruere ei såkalt do-file som beskriv stimuli til sr_latch. Dette er ganske enkelt ei textfil som kan sjå slik ut:

	<pre>		<pre>

2010-02-10T11:16:00Z

← Older revision		Revision as of 11:16, 10 February 2010
Line 18:		Line 18:
	==Lage prosjekt i modelsim==		==Lage prosjekt i modelsim==

	Velg: file >new>project. Deretter kan du legge til vhdl-filer ved å velge add to project>add existing file. I denne oppgåva treng vi fila: sr_latch. Husk å kompliere vhdl filer før du simulerer.		Velg: file >new>project. Deretter kan du legge til vhdl-filer ved å velge add to project>add existing file. I denne oppgåva treng vi fila: sr_latch. Husk å kompliere vhdl filer før du simulerer.

	Koden til SR_latch.vhdl		Koden til SR_latch.vhdl