Synthese av VHDL - Revision history

Nfyku at 11:43, 30 May 2024

2024-05-30T11:43:00Z

← Older revision		Revision as of 11:43, 30 May 2024
Line 9:		Line 9:
	Precision bruker Vivado til å syntetisere vhdl-koden. For å starte synteseprogrammet:		Precision bruker Vivado til å syntetisere vhdl-koden. For å starte synteseprogrammet:

	export LM_LICENSE_FILE=~~1717~~@~~lisensserver~~:~~2100~~@~~lisensserver~~		export LM_LICENSE_FILE=27001@lisensserver1:29000@lisensserver2
	source /eda/Siemens/2023-24/scripts/PRECISION_2023.2_RHELx86.sh		source /eda/Siemens/2023-24/scripts/PRECISION_2023.2_RHELx86.sh
	precision		precision

	Erstatt lisensserver med rett navn på lisensserver.Nye versjoner av programvaren ligger i /eda/Siemens sortert på årstall.		Erstatt lisensserver med rett navn på lisensserver (se "Micro-how-to" i mikroelektronikk-teamet).Nye versjoner av programvaren ligger i /eda/Siemens sortert på årstall.

	Velg deretter New Project, og deretter Add input file (i dette tilfelle add_sub_alu.vhd).		Velg deretter New Project, og deretter Add input file (i dette tilfelle add_sub_alu.vhd).

Nfyku: /* Precision */

2024-01-24T07:58:50Z

Precision

← Older revision		Revision as of 07:58, 24 January 2024
Line 10:		Line 10:

	export LM_LICENSE_FILE=1717@lisensserver:2100@lisensserver		export LM_LICENSE_FILE=1717@lisensserver:2100@lisensserver
	source /eda/~~mentor~~/~~2019~~-20/scripts/~~PRECISION_2019~~.~~1.1_RHELx86~~.sh		source /eda/Siemens/2023-24/scripts/PRECISION_2023.2_RHELx86.sh
	precision		precision

			Erstatt lisensserver med rett navn på lisensserver.Nye versjoner av programvaren ligger i /eda/Siemens sortert på årstall.

	~~Vel~~ deretter New Project, og deretter Add input file (i dette tilfelle add_sub_alu.vhd).		Velg deretter New Project, og deretter Add input file (i dette tilfelle add_sub_alu.vhd).
	Så går vi inn på Setup design, velger ein kretsprodusent, den ønska kretsen og designfrekvens, for eksempel Zynq med frekvens 200MHz. For å få ut en vhdl fil av den syntetiserte koden må en gå på Tools->Options->Output og hak av for VHDL og trykk ok.		Så går vi inn på Setup design, velger ein kretsprodusent, den ønska kretsen og designfrekvens, for eksempel Zynq med frekvens 200MHz. For å få ut en vhdl fil av den syntetiserte koden må en gå på Tools->Options->Output og hak av for VHDL og trykk ok.

Nfyku: oppdatert sdf-inkludering med sdfnoerror

2021-02-05T13:44:45Z

oppdatert sdf-inkludering med sdfnoerror

← Older revision		Revision as of 13:44, 5 February 2021
Line 55:		Line 55:
	Eksempel på start av simulering med timing:		Eksempel på start av simulering med timing:

	vsim -t ps ~~alu_tb~~ -sdfmax ~~:alu_tb:ali~~=/~~heim~~/~~yngve~~/~~vhdl~~/~~syntese~~/~~alu_temp_1~~/~~simulation/modelsim/add_sub_alu_vhd~~.~~sdo~~		vsim -t ps -sdfnoerror -sdfmax /alu_synth=/home/kaf003/VHDL_Prosjekter/PHYS321/vivado_impl_1/add_sub_alu_synth.sdf work.alu_tb

	Vi kan sjå at i dei første 50 nanosekunda er utsignala ulike. Dette er fordi før første klokkeflanke er verdiane udefinert i den opprinnelige komponenten, medan den synthesisere ikkje kan ha udefinerte verdiar. I Questasim vil vi derfor få ein del feilmeldingar dei første 50 nanosekunda.		Vi kan sjå at i dei første 50 nanosekunda er utsignala ulike. Dette er fordi før første klokkeflanke er verdiane udefinert i den opprinnelige komponenten, medan den synthesisere ikkje kan ha udefinerte verdiar. I Questasim vil vi derfor få ein del feilmeldingar dei første 50 nanosekunda.

Nfyku: /* Koden til alu_tb.vhdl */

2021-02-05T12:10:31Z

Koden til alu_tb.vhdl

← Older revision		Revision as of 12:10, 5 February 2021
Line 176:		Line 176:

	architecture struct of alu_tb is		architecture struct of alu_tb is
	--Deklaring av signal som skal koblast til komponentane.		--Deklaring av signal som skal koblast til komponentane.
	--Alle innsignal er felles, medan vi har 2 forskjellige utsignal.		--Alle innsignal er felles, medan vi har 2 forskjellige utsignal.
	signal clk, reset : std_logic;		signal clk : std_logic;
	signal enable_in : std_logic;		signal reset : std_logic;
	signal start : std_logic;		signal enable_in : std_logic;
	signal enable : std_logic;		signal start : std_logic;
	signal do_add : std_logic;		signal enable : std_logic;
	signal do_subtract : std_logic;		signal do_add : std_logic;
	signal do_hold : std_logic;		signal do_subtract : std_logic;
	signal data_in : std_logic_vector(3 downto 0);		signal do_hold : std_logic;
	signal data_out : std_logic_vector(3 downto 0);		signal data_in : std_logic_vector(3 downto 0);
	signal data_out_synt : std_logic_vector(3 downto 0);		signal data_out : std_logic_vector(3 downto 0);
			signal data_out_synt : std_logic_vector(3 downto 0);

	begin		begin
			--Deklarer komponenten alu.
			alu : entity add_sub_alu(algorithm)
			--Kobler signala til den opprinnelige komponenten.
			port map (
			clk => clk,
			rst => reset,
			enable_in => enable_in,
			start => start,
			enable => enable,
			do_add => do_add,
			do_subtract => do_subtract,
			do_hold => do_hold,
			data_in => data_in,
			data_out => data_out);

	--Deklarer komponenten ~~alu~~.		--Deklarer komponenten alu_synt.
	~~alu~~ : entity ~~add_sub_alu~~(~~algorithm~~)		alu_synt : entity add_sub_alu_synth(structure)
			--Kobler signala til den synthiserte komponenten.
			port map (
			clk => clk,
			rst => reset,
			enable_in => enable_in,
			start => start,
			enable => enable,
			do_add => do_add,
			do_subtract => do_subtract,
			do_hold => do_hold,
			data_in => data_in,
			data_out => data_out_synt);

	--~~Kobler signala til den opprinnelige komponenten.~~		--Klokkegenerator
	~~port map (~~		clock_gen : process
	clk =~~> clk,~~		begin
	~~rst => reset,~~		clk <= '0', '1' after 50 ns;
	~~enable_in => enable_in,~~		wait for 100 ns;
	~~start => start,~~		end process clock_gen;
	~~enable => enable~~,
	~~do_add => do_add,~~
	~~do_subtract => do_subtract,~~
	~~do_hold => do_hold,~~
	~~data_in => data_in,~~
	~~data_out => data_out)~~;

	--~~Deklarer komponenten alu_synt~~.		--Setter testvektorane.
	~~alu_synt : entity add_sub_alu_synth(structure)~~		reset <= '0', '1' after 60 ns;
			enable <= '1', '0' after 900 ns;
			enable_in <= '1', '0' after 400 ns;
			start <= '1', '0' after 300 ns;
			do_add <= '1', '0' after 660 ns;
			do_subtract <= '0';
			do_hold <= '0';
			data_in <= X"3";

	~~--Kobler signala til den synthiserte komponenten.~~		--Test process for å samanlikne utsignala kvart nanosekund.
	~~port map (~~		test : process
	~~clk => clk,~~		begin
	~~rst => reset,~~		wait for 1 ns;
	~~enable_in => enable_in,~~		assert (data_out = data_out_synt)
	~~start => start,~~		report "Data ut er ulik"
	~~enable => enable,~~		severity Error;
	~~do_add => do_add,~~		end process test;
	~~do_subtract => do_subtract,~~
	~~do_hold => do_hold,~~
	~~data_in => data_in,~~
	~~data_out => data_out_synt);~~

	~~--Klokkegenerator~~
	~~clock_gen : process~~
	~~begin~~
	~~clk <= '0', '1' after 50 ns;~~
	~~wait for 100 ns;~~
	~~end process clock_gen;~~

	~~--Setter testvektorane.~~
	~~reset <= '0', '1' after 60 ns;~~
	~~enable <= '1', '0' after 900 ns;~~
	~~enable_in <= '1', '0' after 400 ns;~~
	~~start <= '1', '0' after 300 ns;~~
	~~do_add <= '1', '0' after 660 ns;~~
	~~do_subtract <= '0';~~
	~~do_hold <= '0';~~
	~~data_in <= X"3";~~

	--Test process for å samanlikne utsignala kvart nanosekund.
	test : process
	begin
	wait for 1 ns;
	assert (data_out = data_out_synt)
	report "Data ut er ulik"
	severity Error;
	end process test;

	~~end~~;

			end architecture struct;
	</pre>		</pre>

	[[Category:Mikroelektronikk]]		[[Category:Mikroelektronikk]]

Nfyku: /* Precision */

2021-02-05T08:05:35Z

Precision

← Older revision		Revision as of 08:05, 5 February 2021
Line 9:		Line 9:
	Precision bruker Vivado til å syntetisere vhdl-koden. For å starte synteseprogrammet:		Precision bruker Vivado til å syntetisere vhdl-koden. For å starte synteseprogrammet:

	export LM_LICENSE_FILE=1717@lisensserver;2100@lisensserver		export LM_LICENSE_FILE=1717@lisensserver:2100@lisensserver
	source /eda/mentor/2019-20/scripts/PRECISION_2019.1.1_RHELx86.sh		source /eda/mentor/2019-20/scripts/PRECISION_2019.1.1_RHELx86.sh
	precision		precision

Nfyku at 21:05, 4 February 2021

2021-02-04T21:05:20Z

← Older revision		Revision as of 21:05, 4 February 2021
Line 57:		Line 57:
	vsim -t ps alu_tb -sdfmax :alu_tb:ali=/heim/yngve/vhdl/syntese/alu_temp_1/simulation/modelsim/add_sub_alu_vhd.sdo		vsim -t ps alu_tb -sdfmax :alu_tb:ali=/heim/yngve/vhdl/syntese/alu_temp_1/simulation/modelsim/add_sub_alu_vhd.sdo

	Vi kan sjå at i dei første 50 nanosekunda er utsignala ulike. Dette er fordi før første klokkeflanke er verdiane udefinert i den opprinnelige komponenten, medan den synthesisere ikkje kan ha udefinerte verdiar. I ~~Modelsim~~ vil vi derfor få ein del feilmeldingar dei første 50 nanosekunda.		Vi kan sjå at i dei første 50 nanosekunda er utsignala ulike. Dette er fordi før første klokkeflanke er verdiane udefinert i den opprinnelige komponenten, medan den synthesisere ikkje kan ha udefinerte verdiar. I Questasim vil vi derfor få ein del feilmeldingar dei første 50 nanosekunda.

	==Konklusjon==		==Konklusjon==

	Vi kan teste om den ~~synthesisere~~ komponenten oppfører seg likt med den opprinnelige komponenten ved å koble begge to til samme testbenk. Vi fekk problem i overgangane når vi testa kontinuerlig, så vi løyste problemet ved å berre teste kvart naonosekund. Bortsett frå dei første 50 nanosekunda (sjå grunn over) kan vi sjå at begge komponetane gir ut samme utsignal. Vi prøvde å bruke samme enitynavn på begge komponentane med ulik arcitechture, men fekk berre lov å kompilere og ikkje simulere. Vi kan derfor konkludere med at desse må ha ulike navn.		Vi kan teste om den syntesiserte komponenten oppfører seg likt med den opprinnelige komponenten ved å koble begge to til samme testbenk. Vi fekk problem i overgangane når vi testa kontinuerlig, så vi løyste problemet ved å berre teste kvart naonosekund. Bortsett frå dei første 50 nanosekunda (sjå grunn over) kan vi sjå at begge komponetane gir ut samme utsignal. Vi prøvde å bruke samme enitynavn på begge komponentane med ulik arcitechture, men fekk berre lov å kompilere og ikkje simulere. Vi kan derfor konkludere med at desse må ha ulike navn.

	==Kode==		==Kode==

Nfyku at 13:48, 4 February 2021

2021-02-04T13:48:16Z

← Older revision		Revision as of 13:48, 4 February 2021
Line 14:		Line 14:


	Vel deretter New Project, og deretter Add input file(i dette tilfelle add_sub_alu.vhd).		Vel deretter New Project, og deretter Add input file (i dette tilfelle add_sub_alu.vhd).
	Så går vi inn på Setup design, velger ein kretsprodusent, den ønska kretsen og designfrekvens, for eksempel Zynq med frekvens 200MHz. For å få ut en vhdl fil av den syntetiserte koden må en gå på Tools->Options->Output og hak av for VHDL og trykk ok.		Så går vi inn på Setup design, velger ein kretsprodusent, den ønska kretsen og designfrekvens, for eksempel Zynq med frekvens 200MHz. For å få ut en vhdl fil av den syntetiserte koden må en gå på Tools->Options->Output og hak av for VHDL og trykk ok.

Line 25:		Line 25:

	Trykk så compile, og synthesize.		Trykk så compile, og synthesize.
	No kan vi sjå på den generte kretsen i RTL Schematic og Technology Schematic(syntese med den valgte kretsen) under Schematics på venstre side.		No kan vi sjå på den generte kretsen i RTL Schematic og Technology Schematic (syntese med den valgte kretsen) under Schematics på venstre side.

	==Questasim==		==Questasim==

	Start opp Questasim, lag nytt prosjekt og legg til vhdl fila(add_sub_alu.vhdl). Så legg vi til fila som Precision generte i prosjektdir til 'precision/prosjektnavn_temp_1/prosjektnavn.vhd' (i vårt tilfelle 'alu/add_sub_alu_temp_1/add_sub_alu.vhd').		Start opp Questasim, lag nytt prosjekt og legg til vhdl fila (add_sub_alu.vhdl). Så legg vi til fila som Precision generte i prosjektdir til 'precision/prosjektnavn_temp_1/prosjektnavn.vhd' (i vårt tilfelle 'alu/add_sub_alu_temp_1/add_sub_alu.vhd').

	Vi trenger simuleringsbibliotek for den valgte kretsfamilien for å kunne simulere etter "Place and Route". Disse bibliotekene kan genereres fra Vivado med menyen		Vi trenger simuleringsbibliotek for den valgte kretsfamilien for å kunne simulere etter "Place and Route". Disse bibliotekene kan genereres fra Vivado med menyen
Line 61:		Line 61:
	==Konklusjon==		==Konklusjon==

	Vi kan teste om den synthesisere komponenten oppfører seg likt med den opprinnelige komponenten ved å koble begge to til samme testbenk. Vi fekk problem i overgangane når vi testa kontinuerlig, så vi løyste problemet ved å berre teste kvart naonosekund. Bortsett frå dei første 50 nanosekunda(sjå grunn over) kan vi sjå at begge komponetane gir ut samme utsignal. Vi prøvde å bruke samme enitynavn på begge komponentane med ulik arcitechture, men fekk berre lov å kompilere og ikkje simulere. Vi kan derfor konkludere med at desse må ha ulike navn.		Vi kan teste om den synthesisere komponenten oppfører seg likt med den opprinnelige komponenten ved å koble begge to til samme testbenk. Vi fekk problem i overgangane når vi testa kontinuerlig, så vi løyste problemet ved å berre teste kvart naonosekund. Bortsett frå dei første 50 nanosekunda (sjå grunn over) kan vi sjå at begge komponetane gir ut samme utsignal. Vi prøvde å bruke samme enitynavn på begge komponentane med ulik arcitechture, men fekk berre lov å kompilere og ikkje simulere. Vi kan derfor konkludere med at desse må ha ulike navn.

	==Kode==		==Kode==

Nfyku: /* Precision */

2021-02-04T13:46:34Z

Precision

← Older revision		Revision as of 13:46, 4 February 2021
Line 12:		Line 12:
	source /eda/mentor/2019-20/scripts/PRECISION_2019.1.1_RHELx86.sh		source /eda/mentor/2019-20/scripts/PRECISION_2019.1.1_RHELx86.sh
	precision		precision


			Vel deretter New Project, og deretter Add input file(i dette tilfelle add_sub_alu.vhd).
			Så går vi inn på Setup design, velger ein kretsprodusent, den ønska kretsen og designfrekvens, for eksempel Zynq med frekvens 200MHz. For å få ut en vhdl fil av den syntetiserte koden må en gå på Tools->Options->Output og hak av for VHDL og trykk ok.

	Pass på at Precision finner Vivado, settes i menyen:		Pass på at Precision finner Vivado, settes i menyen:
Line 20:		Line 24:
	/eda/xilinx/Vivado/2020.2		/eda/xilinx/Vivado/2020.2

	~~Vel deretter New Project, og deretter Add input file(i dette tilfelle add_sub_alu.vhd).~~
	Så går vi inn på Setup design, velger ein kretsprodusent, den ønska kretsen og designfrekvens, for eksempel Zynq med frekvens 200MHz. For å få ut en vhdl fil av den syntetiserte koden må en gå på Tools->Options->Output og hak av for VHDL og trykk ok.
	Trykk så compile, og synthesize.		Trykk så compile, og synthesize.
	No kan vi sjå på den generte kretsen i RTL Schematic og Technology Schematic(syntese med den valgte kretsen) under Schematics på venstre side.		No kan vi sjå på den generte kretsen i RTL Schematic og Technology Schematic(syntese med den valgte kretsen) under Schematics på venstre side.

Nfyku at 13:39, 4 February 2021

2021-02-04T13:39:37Z

← Older revision		Revision as of 13:39, 4 February 2021
Line 29:		Line 29:
	Start opp Questasim, lag nytt prosjekt og legg til vhdl fila(add_sub_alu.vhdl). Så legg vi til fila som Precision generte i prosjektdir til 'precision/prosjektnavn_temp_1/prosjektnavn.vhd' (i vårt tilfelle 'alu/add_sub_alu_temp_1/add_sub_alu.vhd').		Start opp Questasim, lag nytt prosjekt og legg til vhdl fila(add_sub_alu.vhdl). Så legg vi til fila som Precision generte i prosjektdir til 'precision/prosjektnavn_temp_1/prosjektnavn.vhd' (i vårt tilfelle 'alu/add_sub_alu_temp_1/add_sub_alu.vhd').

	Vi trenger simuleringsbibliotek for den valgte kretsfamilien for å kunne simulere etter "Place and Route". Disse bibliotekene kan genereres fra ~~Quartus~~ med menyen Tools > ~~Launch EDA~~ Simulation ~~Simulation Library Compiler.~~		Vi trenger simuleringsbibliotek for den valgte kretsfamilien for å kunne simulere etter "Place and Route". Disse bibliotekene kan genereres fra Vivado med menyen
			Tools > Compile Simulation Libraries
	Vi har kompilert disse bibliotekene til mappen /eda/xilinx. Du kan "mappe" disse ~~for eksempel~~ slik:		men, vi har kompilert disse unisim-bibliotekene til mappen /eda/xilinx/lib. Du kan "mappe" disse slik:

	vmap unisim /eda/xilinx/lib/unisim		vmap unisim /eda/xilinx/lib/unisim

Nfyku at 13:37, 4 February 2021

2021-02-04T13:37:06Z

← Older revision		Revision as of 13:37, 4 February 2021
Line 25:		Line 25:
	No kan vi sjå på den generte kretsen i RTL Schematic og Technology Schematic(syntese med den valgte kretsen) under Schematics på venstre side.		No kan vi sjå på den generte kretsen i RTL Schematic og Technology Schematic(syntese med den valgte kretsen) under Schematics på venstre side.

	~~Hvis du får en "ROOTDIR"-error, mangler det en variabel. Skriv følgende i terminalen:~~		==Questasim==

	~~setenv QUARTUS_ROOTDIR /prog/altera/11.1/quartus~~		Start opp Questasim, lag nytt prosjekt og legg til vhdl fila(add_sub_alu.vhdl). Så legg vi til fila som Precision generte i prosjektdir til 'precision/prosjektnavn_temp_1/prosjektnavn.vhd' (i vårt tilfelle 'alu/add_sub_alu_temp_1/add_sub_alu.vhd').

	~~==Modelsim==~~

	Start opp ~~Modelsim~~, lag nytt prosjekt og legg til vhdl fila(add_sub_alu.vhdl). Så legg vi til fila som Precision generte i prosjektdir til 'precision/prosjektnavn_temp_1/prosjektnavn.vhd' (i vårt tilfelle 'alu/add_sub_alu_temp_1/add_sub_alu.vhd').

	Vi trenger simuleringsbibliotek for den valgte kretsfamilien for å kunne simulere etter "Place and Route". Disse bibliotekene kan genereres fra Quartus med menyen Tools > Launch EDA Simulation Simulation Library Compiler.		Vi trenger simuleringsbibliotek for den valgte kretsfamilien for å kunne simulere etter "Place and Route". Disse bibliotekene kan genereres fra Quartus med menyen Tools > Launch EDA Simulation Simulation Library Compiler.

	Vi har kompilert disse bibliotekene til mappen /~~prog~~/~~altera/vhdl_libs~~. Du kan "mappe" disse for eksempel slik:		Vi har kompilert disse bibliotekene til mappen /eda/xilinx. Du kan "mappe" disse for eksempel slik:

	vmap ~~cyclonev~~ /eda/~~altera~~/~~17.0~~/~~quartus/eda/sim_lib~~		vmap unisim /eda/xilinx/lib/unisim

	Deretter legger vi til ei ny vhdl fil der vi skal lage testbenken vår. Vi legger til ein komponent av den opprinnelige og den synthesiserte vhdl koden. Vi koblar alle inngangane til samme signal på testbenken, og gir ut 2 forskjellige utsignal for å samanlikne ved hjelp av assert(sjå fila alu_tb.vhdl). På grunn av at utsignala av dei to komponentane ikkje skifta heilt synkront, testa vi berre kvart nanosekund ved å putta assert inn i ein process med wait for 1ns:		Deretter legger vi til ei ny vhdl fil der vi skal lage testbenken vår. Vi legger til ein komponent av den opprinnelige og den synthesiserte vhdl koden. Vi koblar alle inngangane til samme signal på testbenken, og gir ut 2 forskjellige utsignal for å samanlikne ved hjelp av assert(sjå fila alu_tb.vhdl). På grunn av at utsignala av dei to komponentane ikkje skifta heilt synkront, testa vi berre kvart nanosekund ved å putta assert inn i ein process med wait for 1ns:
Line 55:		Line 51:
	==Simulering med timing==		==Simulering med timing==

	~~Eksemple~~ på start av simulering med timing:		Eksempel på start av simulering med timing:

	vsim -t ps alu_tb -sdfmax :alu_tb:ali=/heim/yngve/vhdl/syntese/alu_temp_1/simulation/modelsim/add_sub_alu_vhd.sdo		vsim -t ps alu_tb -sdfmax :alu_tb:ali=/heim/yngve/vhdl/syntese/alu_temp_1/simulation/modelsim/add_sub_alu_vhd.sdo