Simulering av VHDL - Revision history

Nfyku at 10:48, 19 January 2026

2026-01-19T10:48:26Z

← Older revision		Revision as of 10:48, 19 January 2026
Line 74:		Line 74:

	<pre>		<pre>
	~~Wave~~ *		wave *
	</pre>		</pre>

Line 82:		Line 82:

	<pre>		<pre>
	~~Force~~ > Force (i "Signals" vinduet)		force > Force (i "Signals" vinduet)
	</pre>		</pre>

Line 88:		Line 88:

	<pre>		<pre>
	~~Force~~ > Clock (i "Signals" vinduet)		force > Clock (i "Signals" vinduet)
	</pre>		</pre>

Line 99:		Line 99:

	<pre>		<pre>
	File > ~~Restart~~ -f		File > restart -f
	</pre>		</pre>

Line 113:		Line 113:
	QB : INOUT std_logic );		QB : INOUT std_logic );
	END SR_latch;		END SR_latch;

	~~-------------------------------------------------------------------------------~~

	ARCHITECTURE behave OF SR_latch IS		ARCHITECTURE behave OF SR_latch IS
Line 139:		Line 137:
	PORT (clk : IN std_logic);		PORT (clk : IN std_logic);
	END sign_var;		END sign_var;

	~~-------------------------------------------------------------------------------~~

	ARCHITECTURE difference OF sign_var IS		ARCHITECTURE difference OF sign_var IS

2026-01-19T10:46:09Z

Signalflyt i en SR-lås

2026-01-19T10:45:14Z

Starte Questa Sim

← Older revision		Revision as of 10:45, 19 January 2026
Line 16:		Line 16:

	ssh -X mikroserver4		ssh -X mikroserver4
	export ~~LM_LICENSE_FILE~~="Sett inn rett lisensserver og port her"		export SALT_LICENSE_SERVER="Sett inn rett lisensserver og port her"
	source /eda/Siemens/~~2023~~-24/scripts/QUESTA-~~CORE~~-~~PRIME_2023~~.~~4_RHELx86~~.sh		source /eda/Siemens/2025-26/scripts/QUESTA-ONE-SIM_2025.3_RHELx86.sh
	vsim		vsim &

	==Lage et nytt prosjekt==		==Lage et nytt prosjekt==

2024-05-30T11:39:53Z

← Older revision		Revision as of 11:39, 30 May 2024
Line 16:		Line 16:

	ssh -X mikroserver4		ssh -X mikroserver4
	export LM_LICENSE_FILE=~~1717@~~lisensserver		export LM_LICENSE_FILE="Sett inn rett lisensserver og port her"
	source /eda/Siemens/2023-24/scripts/QUESTA-CORE-PRIME_2023.4_RHELx86.sh		source /eda/Siemens/2023-24/scripts/QUESTA-CORE-PRIME_2023.4_RHELx86.sh
	vsim		vsim

2024-01-24T07:54:24Z

Starte Questa Sim

← Older revision		Revision as of 07:54, 24 January 2024
Line 13:		Line 13:
	==Starte Questa Sim==		==Starte Questa Sim==
	Når man skal arbeide med Questa Sim fra Mentor Graphics skriv følgende kommando i et terminalvindu.		Når man skal arbeide med Questa Sim fra Mentor Graphics skriv følgende kommando i et terminalvindu.
			Generelt ligger programvaren i /eda/Siemens, og versjonene ligger i mapper sortert på årstall.

	ssh -X mikroserver4		ssh -X mikroserver4
	export LM_LICENSE_FILE=1717@lisensserver		export LM_LICENSE_FILE=1717@lisensserver
	source /eda/~~mentor~~/~~2019~~-20/scripts/~~PRECISION_2019.1~~.~~1_RHELx86~~.sh		source /eda/Siemens/2023-24/scripts/QUESTA-CORE-PRIME_2023.4_RHELx86.sh
	vsim		vsim

2021-02-04T21:06:41Z

Starte Questa Sim

← Older revision		Revision as of 21:06, 4 February 2021
Line 14:		Line 14:
	Når man skal arbeide med Questa Sim fra Mentor Graphics skriv følgende kommando i et terminalvindu.		Når man skal arbeide med Questa Sim fra Mentor Graphics skriv følgende kommando i et terminalvindu.

	ssh -X ~~mikroserver3 # eller mikroserver2~~		ssh -X mikroserver4
	source /eda/mentor/~~2018~~-19/scripts/~~QUESTA-CORE-PRIME_10~~.~~7c_RHELx86_64~~.sh		export LM_LICENSE_FILE=1717@lisensserver
			source /eda/mentor/2019-20/scripts/PRECISION_2019.1.1_RHELx86.sh
	vsim		vsim

2020-01-31T12:51:32Z

Starte Questa Sim

← Older revision		Revision as of 12:51, 31 January 2020
Line 15:		Line 15:

	ssh -X mikroserver3 # eller mikroserver2		ssh -X mikroserver3 # eller mikroserver2
	source /eda/mentor/~~2016~~-17/scripts/QUESTA-CORE-PRIME_10.~~5c-4_RHELx86~~.sh		source /eda/mentor/2018-19/scripts/QUESTA-CORE-PRIME_10.7c_RHELx86_64.sh
	vsim		vsim

2020-01-30T13:59:14Z

Signaler og variable

← Older revision		Revision as of 13:59, 30 January 2020
Line 134:		Line 134:

	ENTITY sign_var IS		ENTITY sign_var IS
	PORT (~~CLK~~ : IN std_logic);		PORT (clk : IN std_logic);
	END sign_var;		END sign_var;

Line 146:		Line 146:
	begin -- difference		begin -- difference
	p_test: process		p_test: process
	variable A: bit := '0';		variable A: bit := '0';
	variable B: bit := '1';		variable B: bit := '1';
	begin		begin
	wait until rising_edge(clk);		wait until rising_edge(clk);
	A := B;		A := B;
	B := A;		B := A;
	SA <= SB after 5 ns;		SA <= SB after 5 ns;
	SB <= SA after 5 ns;		SB <= SA after 5 ns;
	end process p_test;		end process p_test;
	~~END~~ architecture difference;		end architecture difference;
	</pre>		</pre>

2020-01-30T13:57:52Z

Signaler og variable

← Older revision		Revision as of 13:57, 30 January 2020
Line 123:		Line 123:
	===Signaler og variable===		===Signaler og variable===

	Simuler VHDL-koden under. Bruk Step eller Step Over for å følge prosedyrens utvikling linje for linje.		Simuler VHDL-koden under. Bruk Step eller Step Over for å følge prosedyrens utvikling linje for linje. Simulere med optimaliseringsopsjon "-voptargs=+acc" for å kunne se variablene i wave-vinduet:

			vsim -voptargs=+acc sign_var

	Bruk View > Objects for å kikke på signalene og View > Local for å se innholdet i variablene. Forklar endringene i signaler og variable. Hva er forskjellen som funksjon av tid/delta-tid?		Bruk View > Objects for å kikke på signalene og View > Local for å se innholdet i variablene. Forklar endringene i signaler og variable. Hva er forskjellen som funksjon av tid/delta-tid?
Line 143:		Line 145:

	begin -- difference		begin -- difference
	process		p_test: process
	variable A: bit := '0';		variable A: bit := '0';
	variable B: bit := '1';		variable B: bit := '1';
Line 152:		Line 154:
	SA <= SB after 5 ns;		SA <= SB after 5 ns;
	SB <= SA after 5 ns;		SB <= SA after 5 ns;
	end process;		end process p_test;
	END architecture difference;		END architecture difference;
	</pre>		</pre>

2017-02-09T15:47:59Z

Signaler og variable

← Older revision		Revision as of 15:47, 9 February 2017
Line 123:		Line 123:
	===Signaler og variable===		===Signaler og variable===

	Simuler VHDL-koden ~~i eksempel 6.3 i kompendiet~~. Bruk Step eller Step Over for å følge prosedyrens utvikling linje for linje.		Simuler VHDL-koden under. Bruk Step eller Step Over for å følge prosedyrens utvikling linje for linje.

	Bruk View > Objects for å kikke på signalene og View > Local for å se innholdet i variablene. Forklar endringene i signaler og variable.		Bruk View > Objects for å kikke på signalene og View > Local for å se innholdet i variablene. Forklar endringene i signaler og variable. Hva er forskjellen som funksjon av tid/delta-tid?

	<pre>		<pre>
Line 155:		Line 155:
	END architecture difference;		END architecture difference;
	</pre>		</pre>

	~~[[Category:Mikroelektronikk]]~~